[單元4] 數位IC進階實戰-多通道記憶體控制器 Multiport Virtual FIFO

[數位IC/FPGA邏輯設計實戰課程的單元4]

• 將單元4獨立,提供進階學員彈性,可單獨購買學習這個進階課程
• 一次學會IC設計的重要進階技巧,並提供Source Code, 你可以累積成自已的IP
• 已購買"數位IC/FPGA​ 邏輯設計實戰課程"的學員不需重覆購買, 參考單元4即可
• 培訓目標：
  • 一次學會IC設計的重要進階技巧
  • 熟悉數位IC設計中常用的DDR記憶體控制器IP
  • 瞭解如何使用在真正的應用中,使用DDR記憶體控制器IP
• 授課方式：
  • 練習DDR記憶體控制器IP的基礎範例
  • 根據硬體配置設定IP,模擬(Synthesizable Testbench寫入/讀取測試數據&自動比較)
  • 設計Testbench產生效能評估數據
  • 設計10通道的Virtual FIFO DDR記憶體控制器 (含Arbiter模組)
  • 所謂的VFIFO,就是一種簡單的FIFO讀寫介面,提供使用者很方便的讀寫數據
  • 將DDR內存空間切割為多通道的虛擬FIFO
  • 撰寫Synthesizable Testbench & 自動比較寫入/讀取測試數據
• Unit 4-1 學習使用DDR SDRAM Controller IP
  • DDR SDRAM and Controller Basic 
  • 依據硬體開發板上的DDR4 DIMM(Micron MTA18ASF2G72PZ-2G3B1IG 16GB DDR4 RDIMMs)設定 IP 
  • 產生DDR4 記憶體控制器IP, Testbench以及其對應的DDR4 simulation model
  • Understand and get familiar with testbench
  • Execute simulation
  • Enable performance traffic generator
  • Execute simulation 
  • Showing performance statistics
• Lab 4-1-1 熟悉DDR SDRAM Controller及Synthesizable Testbench-基礎版Test Pattern
• Lab 4-1-2 進階PRBS Test Pattern Synthesizable Testbench
• Lab 4-1-3 PRBS 進階Test Pattern Testbench 效能評估
• Unit 4-2 設計與模擬 Multiple port virtual FIFO design  
  • Partition DDR Memory to multiple independent sectors
  • Provide multiple channel of FIFO user interface for each sector
  • Asynchronous clocks handling (user write/read, memory clock)
  • User FIFO data width to Memory data width conversion
  • Multiple port round-robin arbitration
• Lab  4-2 模擬測試multiport_vfifo 的自動比較AutoCompare Testbench
  • 撰寫/理解multipot_vfifo 設計;
  • 修改Synthesizable Testbench; 加入10 channel vfifo的Testbench
• Unit 4-3 multiport_vfifo電路合成/實現 : Synthesis/Implementation
  • False Path/IO Constraint
  • STA Timing report
  • Area report
  • Power report
  • GUI觀看在FPGA 合成/布局/繞線後的真實圖示
• Lab 4-3 multiport_vfifo使用工具完成電路合成/布局/繞線
• Unit 4-4 multiport_vfifo 測試與除錯
  • 用特殊的移位暫存器製造一 Power On Reset 
  • 用Logic Analyzer IP 量測電路內部訊號
• Lab 4-4 multiport_vfifo 測試與除錯

課程注意事項

• 基礎課程單元1-單元7 皆没有時間限制